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半導体デバイスについては以下のようにまとめられている。
2次元的高密度実装では、ウエハプロセスの微細化の進展とともに、パッド・端子のさらなる狭ピッチ化が推進される。チップ接続技術の狭ピッチ化が課題である。ワイヤボンディング技術においては、狭ピッチ接続技術のほかに、Au線の細線化、狭ピッチ対応キャピラリ、ワイヤ流れレス封止技術、狭ピッチ対応フレーム・基板、狭ピッチ対応プローブ等のインフラ技術の開発が課題である。また、フリップ技術も主流になっていくが、高信頼接続技術、アンダーフィル技術、狭ピッチ対応インターポーザが課題である。
21世紀は、より高度な情報通信ネットワーク社会の構築が進展し、電子機器においてもますます高性能化するとともに、小型化・軽量化が進む。実装技術においても狭ピッチ化による高密度化が進むが、さらに3次元実装化や複合実装化が推進されていく。
3次元化としては既に6チップ積層のMCP（Multi Chip Package）／SiP（System-in-a-Package）が量産されているが、さらに多層（つまり多チップ搭載）のパッ
ケージが要求される。ウエハの極薄化、特に極薄ウエハのハンドリングが課題である。また、極薄チップの抗折強度は小さくなるため、パッケージの低応力構造化も必要となる。また、インターポーザへの部品内蔵も広がり、SiPとの複合化も進む。バイパスコンデンサや抵抗を内蔵した複合基板をインターポーザとすることで小型・高速対応のSiPが実現され、フィルタやコイルの内蔵化により、ベースバンド部内蔵の1パッケージRF（Radio Frequency）モジュールが実現される。小型化や高速化に対応してはシリコンインタポーザが広く使われるだろう。多層化には、ウエハレベルでの積層技術も実用化される。高密度化に伴う放熱が課題で有り、高効率ペルチェ素子やマイクロマシンによる冷却システム等も実用化されるが、システム全体での放熱を考えていく必要がある。
さらには、Siデバイスや受動素子だけでなく、化合半導体デバイスやMEMSや光学素子との混載も広く実用化されよう。MEMSや光学素子との混載SiPにおいては、単なるセンサや光デバイスではな
く、システムとしての機能を期待される。どのような規模の機能を、どのような構
造で実現するか、開発課題は大きい。非接触インターコネクト技術、光伝送技術と電気伝送技術との融合も期待される。また、MEMSや光学素子との混載SiPにおいては、如何に低コスト化・高密度化を実現するかも大きな課題である。
今後もますます科学技術の進歩が期待されるが、一方で省資源・省エネルギー化および地球環境との調和も重要な課題である。現在、環境対応として鉛フリー化・ハロゲンフリー化を推進しているが、さらに廃棄物ゼロを目指してのリユース・リサイクル比率の向上や、環境に優しい材料の開発が課題である。また、究極の省エネルギーシステムとして、ニューロン等の生体化学による回路システムの応用技術実現に向けて、企業・業界の壁を乗り越えた取り組みを推進する必要がある。
※『2007年度版 日本実装技術ロードマップ』P143〜
146、社団法人電子情報技術産業協会 編 | 
